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openDACS

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oCASscan
8

由中科鉴芯（CASTest）和中国科学院计算技术研究所联合开发的一款扫描设计工具，支持全扫描替换和扫描缝合。

C++
8
1
RTL2GDS
1

A tool to compile your RTL files into GDSII layouts.

Verilog
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iFlow
1

A chip design flow with open-source EDA tools, PDKs

Verilog
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iEDA
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An open-source EDA infracstructure and tools from Netlist to GDS for ASIC design.

C++
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  • 赛题2增量式时序优化算法
    增量式时序优化算法
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    更新于 2025年11月18日
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  • oCASatpg
    由中科鉴芯（CASTest）和中国科学院计算技术研究所联合开发的一款ATPG工具，支持全扫描电路、固定型故障的自动测试生成。
    Vyper
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    NOASSERTION
    更新于 2025年11月18日
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  • iFlow
    A chip design flow with open-source EDA tools, PDKs
    Verilog
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    MulanPSL-2.0
    更新于 2025年11月18日
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  • 赛题5运算放大器自动化设计
    运算放大器自动化设计
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    更新于 2025年11月18日
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  • DeepBurning-MixQ
    项目面向低位宽混合精度深度学习模型的FPGA硬件加速器软硬件协同优化，在硬件方面，我们主要探索了各种低位宽卷积算子的packing方法，使得每个FPGA的DSP单元可以容纳尽可能多的低位宽操作，从而提高DSP的利用率。在模型方面，我们主要利用微分NAS技术，对于给定的模型进行混合精度量化，同时兼顾量化位宽在硬件上的实现效率，从而在给定的资源约束下，将目标卷积深度学习模型高效率的部署到FPGA上。
    Python
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    NOASSERTION
    更新于 2025年11月18日
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  • oCASjtag
    由中科鉴芯（CASTest）和中国科学院计算技术研究所联合开发的一款JTAG插入工具，支持边界扫描插入。
    C++
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    NOASSERTION
    更新于 2025年11月18日
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  • oCASscan
    由中科鉴芯（CASTest）和中国科学院计算技术研究所联合开发的一款扫描设计工具，支持全扫描替换和扫描缝合。
    C++
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    NOASSERTION
    更新于 2025年11月18日
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  • RTL2GDS
    A tool to compile your RTL files into GDSII layouts.
    Verilog
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    更新于 2025年11月18日
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  • iEDA
    An open-source EDA infracstructure and tools from Netlist to GDS for ASIC design.
    C++
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    NOASSERTION
    更新于 2025年11月18日
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  • 赛题8基于开源PDK的硅基板互连设计介绍
    基于开源PDK的硅基板互连设计介绍
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    更新于 2025年11月18日
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